かわい ひろゆき
河合 浩行
Kawai Hiroyuki
教授/理工学部 電子情報工学科
学歴/経歴
| 学歴 | 大阪大学 基礎工学部 制御工学科卒業(1984.3) 大阪大学大学院 基礎工学研究科 修士課程修了(1986.3) |
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| 主な職歴 | 三菱電機（株）LSI研究所(1986.4) （株）ルネサステクノロジ 製品技術本部(2002.4) ルネサスエレクトロニクス（株）システムコア技術開発統括部(2010.4) 徳島文理大学 理工学部 電子情報工学科 教授(2015.4) |
業績
| 主な業績 | |
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| 主な学会 /社会活動等 |
① 一般社団法人半導体産業研究所（SIRIJ） ATRM-WG委員(2005.2 - 2005.6)
② 一般社団法人電子情報通信学会 教科書委員会委員(2018.6～2022.4)
③ 一般社団法人電子情報通信学会 四国支部支部委員(2021.6～2023.6)
④ 一般社団法人電子情報通信学会 代議員(2022.4～2023.3)
⑤ International Symposium on Imaging, Sensing, and Optical Memory 2023(ISOM'23)
現地実行委員（2023.1～2023.12) ⑥ 香川県立志度高等学校 学校評議員(2022.4～2025.3)
⑦ 公益財団法人かがわ産業支援財団技術開発等審査委員会委員(2025.4～)
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| 主な研究論文 /著書等 |
① ”A Highly Parallel DSP Architecture for Image Recognition,”
H.Kawai, Y.Inoue,
R.Streitenberger, M.Yoshimoto IEICE TRANS., VOL.E78A, NO.8, pp.963-970 (1995.8)
② A 10Mb Frame Buffer Memory with Z-Compare and A-Blend Units, K.Inoue,
H.Nakamura,
H.Kawai, IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.30, NO.12,
pp.1563-1568 (1995.12)
③ ”Novel VLIW Code Compaction Method for a 3D Geometry Processor,” H.Suzuki, H.Kawai, H.Makino, Y.Matsuda, IEICE TRANS. FUNDAMENTALS, Vol.E84-A, No.11, pp.2885-2893 (2001.11)
④ ”A Programmable Geometry Processor with Enhanced Four-ParalleL SIMD Type Processing Core for PC-Based 3D Graphics, ”H.Kawai, Y. Inoue, J. Kobara, S. Robert,
H. Negishi, M. Kameyama, K. Fujishima, IEICE TRANS. ELECTRON., VOL.E85-C,
NO.5, pp.1200-1210 (2002.5)
⑤ ”3D Graphics LSI Core for Mobile Phone "Z3D",” M.Kameyama, Y.Kato, H.Fujimoto, H.Negishi, Y.Kodama, Y.Inoue, H.Kawai , Proc. of Graphics Hardware 2003, ACM SIGGRAPH / Eurographics Workshop, pp.60-67 (2003.7)
⑥ ”A 250-MHz 18-Mb Full Ternary CAM With Low-Voltage Matchline Sensing Scheme in
65-nm CMOS,” I. Hayashi,T. Amano,N. Watanabe, Y. Yano, Y. Kuroda, M. Shirata, K.
Dosaka, K. Nii,H. Noda,
H.Kawai, IEEE IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.48, NO.11, pp2671-2680 (2013.11)
⑦ ”A 40-nm Resilient Cache Memory for Dynamic Variation Tolerance Delivering ×91
Failure Rate Improvement under 35% Supply Voltage Fluctuation,” Y. Nakata, Y. Kimi, S.
Okumura, J. Jung,T. Sawada, T. Toshikawa, M. Nagata, H. Nakano,M. Yabuuchi, H.
Fujiwara, K. Nii,
H.Kawai, H. Kawaguchi, M.Yoshimoto, IEICE Trans., Electron., Vol.
E97-C, No. 4, pp.332-341 (2014.4)lure Rate Improvement under 35% Supply Voltage Fluctuation, IEICE Trans., Electron., Vol. E97-C, No. 4, pp.332-341 (2014.4)
⑧ ”Low-Power Multi-Sensor System with Power Management and Nonvolatile Memory
Access Control for IoT Applications,” M.Hayashikoshi, H.Noda,
H.Kawai, Y.Murai, S.
Otani, K.Nii, Y.Matsuda, H.Kondo IEEE Transactions on Multi-Scale Computing
Systems, Vol. 4 , Issue 4, pp784 – 792 (2018.12)
⑨ ”Weight memory compaction scheme for high performance neural network hardware,” Y.
Inooka, T. Iiyama, T. Mizuno, T. Owada,
H.Kawai, A. Furuya, M. Ueno, M. Date,
International Conference on Imaging, Sensing, and Optical Memory (ISOM)
2023,Technical Digest, pp143-144（2023.11）
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| 関連情報 |
